home *** CD-ROM | disk | FTP | other *** search
/ Internet Info 1994 March / Internet Info CD-ROM (Walnut Creek) (March 1994).iso / answers / comp / lsi-cad-faq / part3 < prev    next >
Text File  |  1994-04-07  |  40KB  |  824 lines

  1. Newsgroups: comp.lsi,comp.lsi.cad,news.answers,comp.answers
  2. Path: bloom-beacon.mit.edu!news.media.mit.edu!uhog.mit.edu!europa.eng.gtefsd.com!library.ucla.edu!news.ucdavis.edu!altarrib!mingus
  3. From: altarrib@mingus.ece.ucdavis.edu (Michael Altarriba)
  4. Subject: comp.lsi.cad Frequently Asked Questions With Answers (Part 3/4) [LONG]
  5. Message-ID: <lsi-cad-faq/part3_765764461@bird.ece.ucdavis.edu>
  6. Followup-To: comp.lsi.cad
  7. Summary: This is a biweekly posting of frequently asked questions with answers 
  8.          the for comp.lsi / comp.lsi.cad newsgroups. It should be consulted 
  9.          before posting questions to comp.lsi or comp.lsi.cad.
  10. Keywords: FAQ
  11. Sender: usenet@ucdavis.edu (News Guru)
  12. Supersedes: <lsi-cad-faq/part3_764292766@bird.ece.ucdavis.edu>
  13. Reply-To: clcfaq@ece.ucdavis.edu
  14. Organization: Department of Electrical and Computer Engineering, UC Davis
  15. References: <lsi-cad-faq/part2_765764461@bird.ece.ucdavis.edu>
  16. Date: Fri, 8 Apr 1994 00:19:38 GMT
  17. Approved: news-answers-request@MIT.Edu
  18. Lines: 803
  19. Xref: bloom-beacon.mit.edu comp.lsi:1581 comp.lsi.cad:2138 news.answers:17801 comp.answers:4816
  20.  
  21. Archive-name: lsi-cad-faq/part3
  22.  
  23.      create a symbolic link /usr/cosmos to this directory, although this is
  24.      not essential.
  25.  
  26.   2. Connect to the subdirectory
  27.  
  28.   3. FTP to n3.sp.cs.cmu.edu:usr/cosmos/ftp (login anonymous, password
  29.      yourname@your.host.name)
  30.  
  31.   4. Type:
  32.  
  33.              cd /usr/cosmos/ftp
  34.              ls
  35.  
  36.   5. Select which version of the code you want.  The files are named
  37.      bdd.XXX.YYY.tar.Z and cosmos.XXX.YYY.tar.Z, where XXX.YYY is the ver-
  38.      sion number.  Generally you should select the highest numbered ver-
  39.      sion.
  40.  
  41.   6. 6. Type:
  42.              get <FILE> (where <FILE> is the file name of the selected ver-
  43.      sion).
  44.              get README
  45.              quit
  46.  
  47.   7. Follow the instructions in README
  48.  
  49.   8. Send the following information to cosmos@cs.cmu.edu
  50.  
  51.              Your name
  52.              Your postal address
  53.              Your net address
  54.              The file retrieved
  55.              The date of your retrieval
  56.  
  57.   COSMOS and BDD are made available with the understanding that no part of
  58.   it will be redistributed further without permission.
  59.  
  60.   Last updated 18 July 1991 by Derek Beatty.
  61.  
  62.   27: ITEM
  63.  
  64.   (Taken from the item.news file contained in the package:)
  65.  
  66.   The first public release of ITEM, UCSC's logic minimizer using if-then-
  67.   else DAGs, was made 2 January 1991.  The system is available by anonymous
  68.   ftp from ftp.cse.ucsc.edu:pbu/item/item.tar.Z .  Also available are tech
  69.   reports about the algorithms and data structures (88-28, 88-29, and 90-
  70.   43).
  71.  
  72.   ITEM can also be found at ftp.cse.ucsc.edu:pub/item directory.
  73.  
  74. 28: PADS logic/PADS PCB:
  75.  
  76.   While this is a commercial product, they have just recently made avail-
  77.   able a shareware version.  This version is fully functional and indenti-
  78.   cal to their schematic capture and PCB autoplace and route software
  79.   except that it is limited to about 50 components.  It is available for
  80.   IBM PC/PC compatibles directly from PADS, or from anynonmous ftp at
  81.   several sites including wuarchive.wustl.edu:mirrors/msdos/cad/ (look for
  82.   pads*.zip).  There is a $50 registration fee if you would like to get
  83.   future updates from them.
  84.  
  85. 29: Another PCB Layout Package:
  86.  
  87.   (from Randy Nevin <randyn@microsoft.com>:)
  88.  
  89.   I'm distributing a freely-copyable software package to do autorouting of
  90.   (1- and 2-layer) printed circuit boards on a PC or compatible. It is
  91.   written in C (with a little .asm), and all source code is included. There
  92.   is an autorouter, a board viewer, a rat nest viewer, and some output
  93.   filters which generate postscript and hp laserjet output files. There is
  94.   no charge, but I maintain the copyright (it is not public domain). If you
  95.   want to read about it, I published an article on autorouting algorithms
  96.   in the sept '89 dr. dobb's journal. ega is required (for the viewing pro-
  97.   grams). If you'd like to get the software, send me a stamped, self-
  98.   addressed floppy mailer and a floppy. I can handle 5.25" 360K or 1.2M, or
  99.   3.5" 1.4M, but if you send 360K there is some extra code that I won't be
  100.   able to fit on the disk, so high density is better.
  101.  
  102.   I developed this software at home on my own time, and it is not related
  103.   to what I do for my employer, so I will not use my employer's email
  104.   resource to distribute it. however, it is available for anonymous ftp
  105.   access on wsmr-simtel20.army.mil:PD1/<MSDOS.CAD>PCB.ARC , last I heard. I
  106.   do not keep simtel up to date. But the version there is useable, and does
  107.   include all source code.
  108.  
  109.           Randy Nevin
  110.           24135 SE 16th PL
  111.           Issaquah, WA 98027
  112.  
  113. 30: Magic (Current version 6.3):
  114.  
  115.   This is a polygon based lsi layout editor.  It is capable of reading and
  116.   writing magic, calma (version 3.0, corresponding to GDS II Release 5.1),
  117.   and cif.  It is available for anonymous ftp from
  118.   gatekeeper.dec.com:/pub/DEC/magic .
  119.  
  120.   Linux versions of magic are available from the standard linux mirror
  121.   archives, such as dorm.rutgers.edu:pub/linux/sources/usr.bin.X11/
  122.   [128.6.18.15]:
  123.  
  124.                    dorm.rutgers.edu:pub/linux/sources/usr.bin.X11/magicp3-src.tar.gz ,
  125.                    dorm.rutgers.edu:pub/linux/sources/usr.bin.X11/magic63p3-run.tar.gz
  126.  
  127. 31: PSpice:
  128.  
  129.   This is a commercial product, however, they do have a student version
  130.   that is available (limited to around 16 transistors).
  131.  
  132.           PC dos version: 5.0a:
  133.                           oak.oakland.edu:pub/msdos/electric/pspice5a.zip
  134.                           oak.oakland.edu:pub/msdos/electric/pspice5b.zip
  135.  
  136.           PC windows3 version 5.1:
  137.                           ftp.cica.indiana.edu:pub/pc/win3/util/pspice1.zip
  138.                           ftp.cica.indiana.edu:pub/pc/win3/util/pspice2.zip
  139.  
  140.           Mac version 5.1:
  141.                           sumex-aim.stanford.edu:info-mac/app/pspice-51.hqx
  142.  
  143.   The PC version is also available at a number of U.S. and non-U.S. sites.
  144.  
  145. 32: Esim:
  146.  
  147.   A new version of the switch-level simulator ESIM that can handle CMOS
  148.   transmission gates is available through MUG, ftp ftp.mosis.edu
  149.   (128.9.0.32))
  150.  
  151. 33: Isplice3 (Current version 2.0):
  152.  
  153.   This is a high level simulator, I do not know much more then that.  It is
  154.   available via anonymous ftp from uicadb.csl.uiuc.edu.
  155.  
  156. 34: Watand:
  157.  
  158.   (From Phil Munro <FC138001@ysub.ysu.edu>)
  159.  
  160.     This posting will give the interested person some information about the
  161.   WATAND (WATerloo ANalysis and Design) circuit simulator.  Watand was
  162.   introduced at the 16th Midwest Symposium on Circuit Theory (1973).  In
  163.   spite of its lack of advertising, Watand still offers some advantages
  164.   when compared with other well known circuit simulators.  For example it
  165.   is a *truly* interactive simulator; that is, one enters the "WATAND"
  166.   environment in which analyses and design can be run and rerun, values
  167.   changed, settings queried and changed, etc.
  168.  
  169.     Watand uses piecewise-linear as its primary simulation; other methods
  170.   are optional.  It has ten built-in analyses which include the standard
  171.   dc, ac, and transient analyses, and two post-processors (display and
  172.   discrete Fourier).  Output may be in the form of printed tables; graphics
  173.   display includes Tektronix 40xx output.  At YSU interactive helps are
  174.   also available.
  175.  
  176.     Watand provides for the creation and use of user defined elements in
  177.   addition to its own good stock of 34 built-in elements plus 21 built-in
  178.   user defined elements.  User defined analyses and post-processors can
  179.   also be written, and it includes a powerful macro facility.
  180.  
  181.     As of June, 1992, sale of the Watand simulator was still being handled
  182.   by Mark O'Leavey, Waterloo Engineering Software, 22 King St. S., Suite
  183.   302, Waterloo, Ontario, CANADA, N2L 1C6, Fax: (519) 746-7931; Phone:
  184.   (519) 741-8097.  At that time I was informed that it was available only
  185.   for DECStation and Sparcstation, although we are running it quite suc-
  186.   cessfully at YSU under the CMS operation system on an Amdahl mainframe.
  187.  
  188.     Two new and helpful manuals are available for the simulator.  They
  189.   should be available at the Youngstown State University Bookstore, Youngs-
  190.   town, OHio 44555:  Their approximate cost should be $7 each:
  191.  
  192.           "WATAND Users Manual," by Dr. Phil Munro, Youngstown State
  193.           University, April 1992, 233 pages, 10 chapters, 4 appendices,
  194.           index.
  195.  
  196.           "WATAND Introduction and Examples," by Dr. Phil Munro, Youngstown
  197.           State Unversity, June 1992, 204 pages, 12 chapters, index.
  198.  
  199.     Watand does *not* include digital simulation at this time, nor does it
  200.   have any transmission-line elements.  A self-heating BJT model has been
  201.   developed and is proving useful.  Monte Carlo statistical simulation is
  202.   possible with dc and ac analyses using macro based analyses which have
  203.   been developed at YSU.
  204.  
  205. 35: Caltech VLSI CAD Tools:
  206.  
  207.   (From John Lazzaro <lazzaro@boom.CS.Berkeley.EDU>)
  208.  
  209.                      Caltech VLSI CAD Tool Distribution
  210.  
  211.   We are offering to the Internet community a new revision of the Caltech
  212.   electronic CAD system for analog VLSI neural networks.  This distribution
  213.   contains tools for schematic capture, netlist creation, and analog and
  214.   digital simulation (log), IC mask layout, extraction, and DRC (wol), sim-
  215.   ple chip compilation (wolcomp), MOSIS fabrication request generation
  216.   (mosis), netlist comparison (netcmp), data plotting (view) and postscript
  217.   graphics editing (until). These tools were used exclusively for the
  218.   design and test of all the integrated circuits described in Carver Mead's
  219.   book "Analog VLSI and Neural Systems".  Until was used as the primary
  220.   tool for figure creation for the book.  The distribution also contains an
  221.   example of an analog VLSI chip that was designed and fabricated with
  222.   these tools, and an example of an Actel field-programmable gate array
  223.   design that was simulated and converted to Actel format with these tools.
  224.  
  225.   These tools are distributed under a license very similar to the GNU
  226.   license; the minor changes protect Caltech from liability.
  227.  
  228.   Highlights of the new revision includes:
  229.  
  230.           * Ports to new platforms (Supported platforms now include: Sun SPARC,
  231.             Sun 3, HP Series 300/400/700/800, DEC MIPS-based Ultrix, Apple AU/X,
  232.             linux, and IBM RS/6000 support).
  233.  
  234.           * Support for black and white displays, and resource database support
  235.             for user preferences for sizing and placement of windows. New
  236.             display modes in analog to support small screens.
  237.  
  238.           * Direct generation of SPICE netlists in analog, and new models
  239.             for floating-well FET's, two-terminal devices with arbitrary i-v
  240.             curves, and quantum-well tunnel diodes.
  241.  
  242.           * Many bug fixes for analog, wol, view, and until, and new features
  243.             for view.
  244.  
  245.           If you are interested in some or all of these tools,
  246.  
  247.           1) ftp to hobiecat.pcmp.caltech.edu:pub/chipmunk on the Internet,
  248.           2) log in as anonymous and use your username as the password
  249.           3) cd pub/chipmunk
  250.           4) copy the file README, that contains more information.
  251.  
  252.   European researchers can access these files through anonymous ftp using
  253.   the machine ifi.uio.no in Norway; the files are in the directory chip-
  254.   munk.  We are unable to help users who do not have Internet ftp access.
  255.  
  256.   A small but rather important bug was found in the "analog" program of the
  257.   new Chipmunk distribution announced several weeks ago -- a key MOS
  258.   transistor parameter was off by an order of magnitude! The current copies
  259.   of the distribution on hobiecat.caltech.edu and ifi.uio.no have this bug
  260.   corrected; however, if you've already picked up and installed the distri-
  261.   bution since the new release (early april), here are the directions for
  262.   patching your current installation w/o bringing over and rebuilding the
  263.   whole package:
  264.  
  265.           1) anonymous ftp to hobiecat.pcmp.caltech.edu:pub/chipmunk
  266.           2) get the file models.cnf
  267.           3) in your distribution, use this file to replace log/lib/models.cnf
  268.  
  269.     That's it! Sorry for the inconvenience ...
  270.  
  271. 36: Switcap2 (Current version 1.1):
  272.  
  273.   This is a switched capactor simulator.  It is available from:
  274.  
  275.                   SWITCAP Distribution centre,
  276.                   411 Low Memorial Library,
  277.                   New York,
  278.                   N.Y. 10027.
  279.  
  280. 37: Test Software based on Abramovici Text:
  281.  
  282.   (Contributed by Mel Breuer of the Univ. of Southern California)
  283.  
  284.   Many faculty are using the text by Abramovici, Breuer, and Fried- man
  285.   entitled  "Digital Systems Testing and Testable Design" in a class on
  286.   testing.  They have expressed an interest to  supplement their  course
  287.   with software tools.  At USC we have developed such a suite of tools.
  288.   They include a  good  value  simulator,  fault simulator,  fault  col-
  289.   lapsing  module, and D-algorithm-based ATPG module for combinational
  290.   logic.  The software has  been  specifi- cally  designed  to  be easily
  291.   understood, modified and enhanced.  The algorithms follow those described
  292.   in the text.  The  software can  be  run  in many modes, such as one
  293.   module at a time, single step, interactively or as a batch process.  Stu-
  294.   dents can use  the software  "as  is"  to  study  the operation of the
  295.   various algo- rithms, e.g. simulation of a latch using different delay
  296.   models.  Also,  simple  programming  projects can be given, such as
  297.   extend the simulator from a 3-valued system to  a  5-valued  system;  or
  298.   change  the D-algorithm so that it only does single path sensiti- zation.
  299.   There  are  literally  over  50  interesting   software enhancements
  300.   that  can  be made by changing only a small part of the code.  The system
  301.   is written in C and runs on a SUN.
  302.  
  303.   If you are currently using the Abramovici text and would  like  a copy
  304.   of  this  software,  please  send a message to Prof. Melvin Breuer at
  305.   mb@poisson.usc.edu.
  306.  
  307. 38: Test Generation and Fault Simulation Software
  308.  
  309.   (Contributed by Dr. Dong Ha of Virginia Tech)
  310.  
  311.   Two automatic test pattern generators (ATPGs) and a fault simula- tor
  312.   for  combinational circuits were developed at Virginia Tech, and the
  313.   source codes of  the  tools  are  now  ready  for  public release.
  314.   ATLANTA is an ATPG for stuck-at faults.  It is based on the FAN algorithm
  315.   and a parallel-pattern,  single-fault  propaga- tion  technique.   It
  316.   consists of optional sessions using random pattern testing, deterministic
  317.   test pattern generation  and  test compaction.  SOPRANO is an ATPG for
  318.   stuck-open faults.  The algo- rithm of SOPRANO is similar to  ATLANTA
  319.   except  two  consecutive patterns  are  applied  to  detect a stuck-open
  320.   fault.  FSIM is a parallel-pattern, single-fault  simulator.   All  the
  321.   tools  are written  in  C.  The source codes are fully commented, and
  322.   README files contain user's manuals.  Technical papers about  the  tools
  323.   were  presented at DAC-90 and ITC-91. All three tools are free to univer-
  324.   sities.  Companies are requested to make a contribution  of $5000  but
  325.   will have free technical assistance.  For detailed in- formation, con-
  326.   tact:
  327.  
  328.              Dr. Dong Ha
  329.              Electrical Engineering
  330.              Virginia Tech
  331.              Blacksburg, VA 24061
  332.              TEL: 703-231-4942
  333.              FAX: 703-231-3362
  334.              dsha@vtvm1.cc.vt.edu
  335.  
  336. 39: Olympus Synthesis System
  337.  
  338.   (From Rajesh K. Gupta <rgupta@sirius.Stanford.EDU>)
  339.  
  340.   Recently there have been several enquiries about the Olympus Synthesis
  341.   System. Here are answers to some commonly asked questions. For details
  342.   please send mail to "synthesis@chronos.stanford.edu".
  343.  
  344.   1. What is Olympus Synthesis System?
  345.  
  346.   Olympus is a result of a continuing project on synthesis of digital cir-
  347.   cuits here at Stanford University. Currently, Olympus synthesis system
  348.   consists of a set of programs that perform synthesis tasks for synchro-
  349.   nous, non-pipelined circuits starting from a description in a hardware
  350.   description language, HardwareC.
  351.  
  352.   The output of synthesis is a technology independent netlist of gates.
  353.   This netlist can be input to logic synthesis and technology mapping tools
  354.   within Olympus or to UC Berkeley's mis/sis. Current technology mapping in
  355.   Olympus is targeted for LSI logic standard cells and a set of PGA archi-
  356.   tectures: Actel and Xilinx.
  357.  
  358.  
  359.  
  360.   The source code and documentation for Olympus is distributed via ftp.
  361.  
  362.   3. What are the system requirements for Olympus?
  363.  
  364.   Olympus has been tested on following hardware platforms: mips, sparc,
  365.   hp9000s300, hp9000s800, hp9000s700, vax.  All the programs in Olympus
  366.   come with a default menu-driven ASCII interface. There is also a graphi-
  367.   cal user interface, called "olympus", provided with the distribution.
  368.   This interface is written using Motif procedures.
  369.  
  370.   You would need about 40 MBytes of disk space to extract and compile the
  371.   system.
  372.  
  373.   4. How can I obtain a copy of Olympus?
  374.  
  375.   Olympus is distributed free of charge by Stanford University.  However,
  376.   it is not available via anonymous ftp. In order to obtain a copy please
  377.   send a mail to "olympus@chronos.stanford.edu" where an automatic-reply
  378.   mailer would send instructions for obtaining Olympus software.
  379.  
  380. 40: OASIS logic synthesis
  381.  
  382.   (From William R. Richards Jr. <richards@mcnc.org>)
  383.  
  384.   OASIS is a complete logic synthesis system based on the Logic3 HDL
  385.   develped at MCNC (unfortunately neither VHDL or Verilog compatible).
  386.   kk@mcnc.org is the person responsible for it. OASIS is available to US
  387.   universities for $500 and non-US universities for $600. Industrial
  388.   license is $3000.
  389.  
  390. 41: T-SpiceTM (was CAzM), a Spice-like table-based analog circuit simulator
  391.  
  392.   (From William R. Richards Jr. <richards@mcnc.org>)
  393.  
  394.   CAzM is a Spice-like table-based analog circuit simulator. It offers sig-
  395.   nificant performance advantages over other Berkeley Spice derivatives. It
  396.   is used fairly extensively in our design community.  US university
  397.   license is $175, non-US $250. Commercial license is $800. It comes with
  398.   an X11- based signal viewing tool Sigview which is public domain and may
  399.   be anonymous ftp'd from mcnc.org. I am the primary contact for CAzM at
  400.   MCNC.
  401.  
  402.   (From Bhusan Gupta <bgupta@micro.caltech.edu>)
  403.  
  404.   The CAzM program that was developed and offered by MCNC, has been
  405.   licensed for distribution by Tanner Research, Inc. of Pasadena, CA and
  406.   all future product availability and support is available from Tanner
  407.   Research.  The program as offered by Tanner Research is a commercial pro-
  408.   duct and is now named T-Spice.  This Spice-like simulator offers table-
  409.   based model evaluations for fast simulation performance, as well as,
  410.   included analytical models for use with digital and analog circuits.
  411.   Improvements to the CAzM models have also been made.  Tanner Research
  412.   offers an optional Advance Model Library of charged controlled models
  413.   that includes an accurate, physically-based MOSFET model that is continu-
  414.   ous over all transistor regions of operations (including subthreshold),
  415.   and scales to submicron channel lengths.  User defined models of any cus-
  416.   tom component or circuit written in "C" can be readily linked to T-Spice
  417.   as a general n-terminal device.  Pricing is $995 for the simulator and
  418.   $1,245 with the Advance Model Library and Waveform Viewer.  Universities
  419.   are offered a 75% discount.  A modeling and extraction service is  also
  420.   provided by Tanner Research to generate functional or transistor level
  421.   circuit simulation models for user supplied devices.  The extraction ser-
  422.   vice provides extracted model parameters for existing circuit simulation
  423.   models, such as SPICE models, Tanner's own charge controlled MOS models,
  424.   or user's proprietary models.  In addition, software is available to aid
  425.   users in extracting model parameters in house.  For more information con-
  426.   tact Bhushan Mudbhary at Tanner Research (bhushan @ tanner.com), phone
  427.   818-792-3000 and fax 818-792-0300.
  428.  
  429. 42: Galaxy CAD, integrated environment for digital design for Macintosh
  430.  
  431.   Thanks to Simon Leung <sleung@sun1.atitech.ca>
  432.  
  433.   The Galaxy CAD System is an integrated environment for digital design and
  434.   for rapid prototyping of CAD tools and other software.  The system
  435.   currently includes schematic capture and simulation of both low-level and
  436.   high-level digital designs and is being expanded to include physical
  437.   design tools.  Galaxy runs on a number of 680X0 platforms, including the
  438.   Apple Macintosh, HP9000/3XX, Apollo Domain, and Atari ST.  Others will be
  439.   added according to demand.
  440.  
  441.   The Galaxy CAD System is an ideal environment for teaching digital
  442.   design.  It has been used successfully for both introductory logic design
  443.   and computer design courses at Wisconsin.  Some of the features of Galaxy
  444.   that make it suitable for education are:
  445.  
  446.   1.  Integrated multiple-window environment: All Galaxy tools run
  447.       concurrently in a multiple window environment.  Copying data
  448.       from one window to another is simple.  Any number of simulation
  449.       sessions can be active simultaneously.
  450.  
  451.   2.  Hierarchy: the schematic editor and simulator are both fully
  452.       hierarchical.  Building hierarchical designs is simple, including
  453.       creating symbols for modules.  The simulator is a true hierarchical
  454.       simulator: it does not require a time-consuming macro-expansion
  455.       step.
  456.  
  457.   3.  Integrated editing and simulation: Designs are edited and
  458.       simulated in the same environment.  Simulation input and output
  459.       can be shown directly on schematics, allowing direct manipulation
  460.       of net values.  Unlike other products, Galaxy does not require
  461.       modification of the schematic to insert "switch" and "light"
  462.       components.  In addition, Galaxy allows display of bus values in
  463.       hexadecimal directly on schematics to simplify debugging of
  464.       high-level designs.  Simulation I/O can also use waveforms,
  465.       text files, and tables.
  466.  
  467.   4.  Faults: Stuck-at faults can be introduced on the schematic
  468.       editor and simulated immediately without rebuilding the
  469.       simulation model.  This provides an excellent way to display
  470.       the effects of faults.
  471.  
  472.   5.  Buses: Galaxy supports specification and simulation of bus
  473.       structures, including complex extractions, fanouts, and bit
  474.       reversal.  Buses are specified by annotating nets with text.
  475.       For simulation, buses are kept intact so that multiple-bit
  476.       high-level components can be used.  Galaxy includes a library
  477.       of register-transfer components suitable for high-level
  478.       computer design and simulation.
  479.  
  480.   6.  Alternate specification of designs: In addition to schematics,
  481.       Galaxy users can specify design modules using a textual HDL
  482.       (GHDL) and using hardware flowcharts and state diagrams.  A
  483.       hierarchical design can mix these representations as desired.
  484.  
  485.   7.  High-quality PostScript output: Galaxy schematics are of excellent
  486.       quality.  Gates are drawn according to standard practices, e.g.,
  487.       OR gates are drawn with the correct circular arcs and not ellipses.
  488.  
  489.   8.  Uniform user interface: Galaxy tools have the same user interface
  490.       on all platforms, reducing student learning curves.  In fact,
  491.       the same tool OBJECT CODE runs on all platforms due to the unique
  492.       structure of Galaxy.
  493.  
  494.   9.  Adding new simulation primitives is straightforward.
  495.  
  496.   10. No cost: Galaxy is available for free via anonymous FTP (Apple
  497.       Macintosh version).  Other versions will be made available based
  498.       on demand.
  499.  
  500.   Galaxy is also an excellent environment for rapid prototyping of new CAD
  501.   tools.  By building on top of available resources, we have been able to
  502.   prototype new tools in days or weeks that would ordinarily have taken
  503.   months or years.  For more information, send e-mail.
  504.  
  505.   To obtain Galaxy CAD, connect to "eceserv0.ece.wisc.edu:pub/galaxy" using
  506.   FTP.  Log in as "anonymous" with password "guest".  Galaxy is in direc-
  507.   tory "pub/galaxy".  The file "README" in that directory gives further
  508.   instructions.  Please register as a user by sending e-mail to
  509.   "beetem@engr.wisc.edu".
  510.  
  511.   John F. Beetem
  512.   ECE Department
  513.   University of Wisconsin - Madison
  514.   Madison, WI  53706
  515.   USA
  516.   (608) 262-6229
  517.   beetem@engr.wisc.edu
  518.  
  519. 43: WireC graphical/procedural system for schematic information
  520.  
  521.   (From Larry McMurchie <larry@cs.washington.edu>)
  522.  
  523.   WireC is a graphical specification language that combines schematics with
  524. icroelectronic systems.
  525.   WireC allows the designer to choose the appropriate representation,
  526.   either graphical or procedural, at a fine-grain level depending on the
  527.   characteristics of the circuit being designed.  Drawing traditional
  528.   schematic symbols and their interconnections provides fast intuitive
  529.   interaction with a circuit design while procedural constructs give the
  530.   power and flexibility to describe circuit structures algorithmically and
  531.   allow single descriptions to represent whole families of devices.
  532.  
  533.   The procedural capability of WireC allows other CAD tools to be incor-
  534.   porated into the design system.  For example, we have defined an inter-
  535.   face to the SIS logic synthesis system wherein the designer can represent
  536.   part of the system behaviorally.  WireC invokes logic synthesis on these
  537.   components to produce a structural description that can be incorporated
  538.   into the rest of the design.
  539.  
  540.   Libraries of devices defining a particular netlist output format may be
  541.   defined by the user. The libraries currently distributed with WireC
  542.   include a default CMOS gate library whose output is the SIM format.  This
  543.   format can be simulated with COSMOS or IRSIM and compared against a cir-
  544.   cuit extracted from layout.  This library also includes devices that
  545.   allow a behavioral description to be synthesized and mapped using MIS or
  546.   SIS and incorporated into a larger circuit.
  547.  
  548.   Another library is the xnf library for designing systems with Xilinx
  549.   FPGAs.  Written by Jackson Kong, Martine Schlag and Pak Chan of UCSC,
  550.   this library contains devices specific to the 2000 and 3000 series Xilinx
  551.   LCA's.  In addition to drawing the devices explicitly, one can represent
  552.   parts of a circuit with equations and have these synthesized automati-
  553.   cally.
  554.  
  555.   Currently in progress is a library of CMOS gates for Cascade Design
  556.   Automation's ChipCrafter product.  WireC provides a mixed
  557.   schematic/procedural design frontend for ChipCrafter, which uses module
  558.   generation, timing analysis and place and route software to create a phy-
  559.   sical layout from the WireC design specification.
  560.  
  561.   WireC was written by Larry McMurchie, Carl Ebeling, Zhanbing Wu and Ed
  562.   Tellman.  We are interested in any libraries you may develop and will
  563.   provide a limited degree of support.
  564.  
  565.   WireC requires an X-Windows compatible environment and a C++ compiler
  566.   such as Gnu G++ and AT&T CC.  WireC is available via ftp on the Internet.
  567.   For details send mail to
  568.  
  569.   larry@cs.washington.edu ebeling@cs.washington.edu
  570.  
  571. 44: LateX circuit symbols for schematic generation
  572.  
  573.   (From Adrian Johnstone <adrian@cs.rhbnc.ac.uk>)
  574.  
  575.   A set of circuit schematic symbols are available for use in LaTeX picture
  576.   mode. The set includes all basic logic gates in four orientations, FETs,
  577.   power supply pins, transmission gates, capacitors, resistors and wiring
  578.   T-junctions. All pins are on a 1mm grid and the symbols are designed to
  579.   be easily used with Georg Horn's TeXcad program: we even supply you with
  580.   a palette picture file that displays all 52 symbols in a compact grid
  581.   that you can cut and paste from within TeXcad. Each symbol lives in its
  582.   own .mac file and is defined as a 'savebox' so as to reduce memory con-
  583.   sumption. You must add the [bezier] option to your 'documentstyle' com-
  584.   mand. A small manual is provided in both Postscript and .dvi forms.
  585.  
  586.   The files lcircuit.zip and lcircuit.tar are available for anonymous ftp
  587.   from cscx.cs.rhbnc.ac.uk:pub/lcircuit (134.219.200.45). I will also be
  588.   uploading them to various ftp servers in the coming week.
  589.  
  590. 45: Tanner Research Tools (Ledit and LVS)
  591.  
  592.   (From Bhusan Gupta <bgupta@micro.caltech.edu>)
  593.  
  594.   Low cost, yet very powerful commercial ASIC design tools are available
  595.   from Tanner Research, Inc. in Pasadena, CA.  These products are used by
  596.   industry and universities alike.  Tanner's products are nominally priced
  597.   at $995 per program, with a combined package named L-Edit Pro available
  598.   for $3,495 on the PC.  Universities are offered a 75% discount.  Here is
  599.   a list of their current programs:
  600.  
  601.           L-EditTM :      A full-custom layout editor with CIF and GDSII
  602.                           input/output.  Features a 32-bit coordinate space,
  603.                           all-angle geometry, unlimited hierarchy and number
  604.                           of layers.  The L-Edit Pro package includes L-Edit/DRC
  605.                           for design rule checking, L-Edit/SPR for automatic
  606.                           standard cell placement and routing, L-Edit/Extract
  607.                           for extracting transistors, capacitors, resistors and
  608.                           generic devices for SPICE-level simulation or comparison
  609.                           to a schematic and LVS ,a netlist comparison tool for
  610.                           topological and parametrical verification.  Optional
  611.                           layout libraries are also available.
  612.  
  613.           T-Spice:        Circuit level simulator (See item 41 for detail
  614.  
  615.           GateSimTM :     Gate-level simulator.  A full array of technology mapping
  616.                           libraries are also available.
  617.  
  618.   Products are available for the PC, Macintosh, Sun and Hp UNIX platforms.
  619.   For more information contact Bhushan Mudbhary at Tanner Research (bhushan
  620.   @ tanner.com), phone 818-792-3000 and fax 818-792-0300.
  621.  
  622. 46: SIMIC, a full-featured logic verification simulator.
  623.  
  624.   (From comp.archives.msdos.announce)
  625.  
  626.   SIMIC is a full-featured logic verification simulator.  It has been
  627.   demonstrated that SIMIC can uncover a number of critical design errors
  628.   that other simulators miss.  SIMIC has shown superior accuracy and
  629.   throughput when compared to competitive products.  Here are some of
  630.   SIMIC's important features:
  631.  
  632.   -  Mixed-mode simulation allows the free intermixture of true
  633.      bilateral switches (ideal and resistive), gate, plus functional level
  634.      built-in and user defined primitives.
  635.  
  636.   -  A wide variety of output, whose detail, content and format are, to
  637.      large extent, user defined.
  638.  
  639.   -  A large repetoire of simulation options and controls that can be
  640.      applied interactively, or in batch operation, and simplify
  641.      trouble-shooting of your design.
  642.  
  643.   -  Automated Test equipment emulation, allows debugging test programs
  644.      using SIMIC troubleshooting techniques.
  645.  
  646.   -  Sophisticated hazard analysis including:  Spike, Pulse, Conflict,
  647.      Oscillation, Setup, Hold, Pulse-width, Near (what-if)
  648.      detection, among others.  Hazard propagation is also supported.
  649.  
  650.   The student version of SIMIC is limited to a maximum of 500 elements
  651.   (parts).  In all other respects it is the same program as the commercial
  652.   offering.  The PC student version requires a 386 or better and at least 2
  653.   Meg of memory.  Both a DPMI and a VCPI version are included in the pack-
  654.   age.  Both versions require EMS *NOT* be disabled.  SIMIC is also avail-
  655.   able on Sun and other platforms.
  656.  
  657.   The latest version is 1.02.00. The changes from revision 1.00.04 are:
  658.  
  659.           Bug Fixes:
  660.                - Rams properly handled by circuit compiler.
  661.                - BTG (Ideal switches) compiled correctly with dynamic delays.
  662.                - By-name pin connections accepted by circuit compiler.
  663.                - JK Flip-flop timing checks can now be disabled.
  664.           Enhancements:
  665.                - Reduction in storage requirements for small RAMS.
  666.                - Fault Sensitization analysis added.
  667.                - Fault Simulation and grading added.
  668.  
  669.   This revision can be taken from oak.oakland.edu:pub/msdos/electrical , or
  670.   wuarchive.wustl.edu:mirrors/msdos/electrical . The files in question are
  671.   sim120bn.zip (Simic logic and fault simulator plus examples) and
  672.   sim120dc.zip (Simic Engineering and User's Guides).
  673.  
  674. 47: LASI CAD System, IC and device layout for IBM compatibles
  675.  
  676.   (from Mike Fitsimmons <mikef@hendrix.ece.uiuc.edu>)
  677.  
  678.   On behalf of the author I have uploaded to WSMR-SIMTEL20.Army.Mil:
  679.  
  680.           pd1:<msdos.cad>
  681.           LASI41A.ZIP     LASI v4.1 IC layout CAD prgm: unzip in
  682.           LASI41B.ZIP     LASI v4.1 IC layout CAD prgm: unzip in
  683. D prgm: unzip in
  684.           LASIDEMO.ZIP    LASI v4.1 DEMO drawing: unzip in
  685.  
  686.   The LASI CAD System has been developed to do integrated circuit and dev-
  687.   ice layout on almost any IBM compatable personal computer.
  688.  
  689.   LASIDEMO is a small IC layout to be used as a demonstration when first
  690.   learning to use LASI.
  691.  
  692.   I offered to pay the author for some sort of site license for this pro-
  693.   gram, but he refused, saying that he actually wants educational institu-
  694.   tions to use it for free.  What a guy!
  695.  
  696. 48: EEDRAW, an electrical/electronic diagramming tool for IBM compatibles
  697.  
  698.   (from <pcc@minster.york.ac.uk>)
  699.  
  700.   I have uploaded to WSMR-SIMTEL20.Army.Mil:
  701.  
  702.           pd1:<msdos.graphics>
  703.           EEDRAW24.ZIP    Electrical Engineering drawing (with layers)
  704.  
  705.   This is the 2.4 release of EEDRAW, an electrical/electronic diagramming
  706.   tool for the IBM PC.
  707.  
  708.           pd1:<msdos.graphics>
  709.           EEDSRC24.ZIP    C sources for EEDRAW24.ZIP program. TC/BC++
  710.  
  711.   This is the source of the EEdraw 2.4 program. Please read the readme file
  712.   in the primary archive for information on other source programs needed
  713.   such as the Libary files.
  714.  
  715. 49: MagiCAD, GaAs Gate Array Design through MOSIS
  716.  
  717.   (from Tom Smith <tsmith@mayo.edu>)
  718.  
  719.   The Mayo Graphical Integrated Computer Aided Design (MagiCAD) system is a
  720.   package which provides a comprehensive design environment for the
  721.   development of digital systems, from initial concept to post-layout
  722.   verification of integrated circuits (ICs).  MagiCAD focuses on the
  723.   development of high-speed Gallium Arsenide (GaAs) gate array designs.
  724.   Specialized electromagnetic simulation tools are provided to address high
  725.   clock rate issues such as crosstalk and reflections, which become more
  726.   important as clock rates exceed several hundred MHz or signal edge rates
  727.   become less than 500 pico- seconds. MagiCAD provides all the necessary
  728.   tools for high clock rate GaAs IC design, and is also integrated with
  729.   non-Mayo circuit, logic, and fault simulators.
  730.  
  731.   MagiCAD provides a lower risk approach than full-custom design for
  732.   universities wishing to perform digital GaAs design through MOSIS.  This
  733.   is done by providing a gate array design environment where low-level
  734.   transistor design and layout issues have already been solved and
  735.   abstracted into a technology library of pre-defined cells. This frees the
  736.   student or researcher to solve the still challenging tasks of system and
  737.   gate-level design and layout to get high clock rate chips fabricated
  738.   through MOSIS that meet all specifications.
  739.  
  740.   MagiCAD supports hierarchical, top-down, middle-out, or bottom-up
  741.   development styles. MagiCAD has been used in the design of many GaAs
  742.   chips that have been successfully fabricated. The MagiCAD electromagnetic
  743.   modeling tools have been used in the analysis of many actual packages,
  744.   multi-chip modules (MCMs), and printed circuit boards (PCBs), uncovering
  745.   and avoiding problems that are commonly associated with high-frequency,
  746.   fast edge-rate designs. The Vitesse Fury (TM) GaAs VSC2K gate array is
  747.   provided as a MagiCAD technology library, and has been used for both gra-
  748.   duate and undergraduate student chip designs.
  749.  
  750.   Functionality that has been integrated into MagiCAD includes:
  751.  
  752.             o  Vitesse VSC2K GaAs gate array technology library
  753.             o  Database which integrates all tools
  754.             o  Schematic entry through a general purpose graphics editor
  755.             o  Circuit simulator
  756.             o  Logic and timing simulators
  757.             o  Fault analysis
  758.             o  Place and route tools
  759.             o  Layout verification tools
  760.             o  Retargeting from generic design to specific technology
  761.             o  Output to standard GDSII format for mask creation
  762.             o  Electromagnetic analysis
  763.                -  Cross section entry with graphics editor
  764.                -  Multilayer multiconductor transmission line (MMTL) modeling
  765.                -  Network tool for solving cases with many transmission line
  766.                   components
  767.                -  Lossy and non-lossy cases
  768.                -  Frequency and time domain result displays
  769.                -  Used for analyzing complex design paths, through chip, MCM,
  770.                   and PCB
  771.  
  772.           The Vitesse VSC2K has the following characteristics:
  773.  
  774.             o  HGaAs-2 (TM) process                    o  2700 available gates
  775.             o  Enhancement/depletion MESFET process    o  80 signal pads
  776.             o  2 GHz flip-flop toggle rates            o  40 power, ground pads
  777.             o  280 psec loaded gate delays             o  2.4 watts maximum
  778.             o  170 mils x 135 mils                     o  ECL or TTL I/O
  779.             o  132 pin LDCC package available          o  2 routing layers
  780.  
  781.   The Mayo Foundation has used MagiCAD to design several VSC2K designs that
  782.   have been fabricated through both MOSIS and Vitesse. These designs have
  783.   measured operating frequencies of 500 MHz to 1 GHz, depending upon the
  784.   section of the circuit being tested.  The general application thrust of
  785.   these designs has been components which are being used to evaluate MCM
  786.   technologies for high speed systems, as well as high speed data genera-
  787.   tion and acquisition circuits.
  788.  
  789.   The University of Wisconsin - Milwaukee has used MagiCAD to design
  790.   several VSC2K designs that have been fabricated through MOSIS. These
  791.   designs have simulated clock rates from 100 MHz to 600 MHz. The general
  792.   application thrust of these designs has been components of digital signal
  793.   processors with medical image processing applications.  The descriptions
  794.   of these VSC2K personalizations that have been designed and fabricated
  795.   include:
  796.  
  797.             o  8-bit Booth's algorithm multiplier
  798.             o  4-bit arithmetic logic unit
  799.             o  8-bit combinatorial multiplier
  800.             o  24-bit carry look-ahead adder
  801.  
  802.   The Defense Advanced Research Projects Agency (DARPA) has authorized and
  803.   funded Mayo to supply MagiCAD to universities in the U.S. for research
  804.   and educational purposes. The direct cost to the universities for the
  805.  
  806.   MagiCAD software itself is zero (although there may be costs for any
  807.   non-Mayo software that universities may want, as well as possible costs
  808.  
  809.   to get the proper hardware/software platform).  Mayo-supplied MagiCAD
  810.   training and support costs to these institutions is funded by DARPA, and
  811.   is therefore free to the universities.
  812.  
  813.   While the MagiCAD tools are presently only available for VAX/VMS environ-
  814.   ments, work is presently underway to port MagiCAD to POSIX-compliant
  815.   platforms (POSIX is the IEEE "UNIX-like" portable operating system defin-
  816.   ition). First POSIX platforms presently planned to port to include DECs-
  817.   tations and HP workstations, likely availability of MagiCAD on these
  818.   platforms is second half of 1993.
  819.  
  820.   The general steps for a university to begin using MagiCAD for digital
  821.   GaAs gate array design include:
  822.     1) Contact Mayo Foundation to acquire MagiCAD software
  823.     2) Contact MOSIS to acquire general MOSIS information
  824.